CN Wiki

= Crearea unui proiect în Xilinx ISE = * Din meniul //''File''// selectați opțiunea //''New Project...''//. {{ :tutoriale:proiect-ise:0.jpg?direct&400 |}} * Introduceți numele proiectului și locația acestuia și selectați //''HDL''// pentru tipul proiectului. {{ :tutoriale:proiect-ise:1.jpg?direct&400 |}} * Selectați **Family** //''Spartan6''//, **Device** //''XC6SLX16''//, **Package** //''CSG324''// în setările proiectului pentru placa de dezvoltare folosită în laborator. Celelate opțiuni ale proiectului trebuie lasate la valorile predefinite. {{ :tutoriale:setarifpga_spartan6_proiect.png?direct&400 |}} * În ferestra următoare este prezentat un sumar al proiectului care va fi generat. Apasați //''Finish''// pentru a crea proiectul. {{ :tutoriale:proiect-ise:3.jpg?direct&400 |}} * Inițial, proiectul creat nu conține nici un fișier sursă. {{ :tutoriale:proiect-ise:4.jpg?direct&400 |}} = Adăugarea unui modul Verilog = * Din meniul //Project// selectați opțiunea //''New Source...''//. {{ :tutoriale:proiect-ise:5.jpg?direct&400 |}} * Introduceți numele fișierului și selectați //''Verilog Module''// pentru tipul acestuia. {{ :tutoriale:proiect-ise:6.jpg?direct&400 |}} * Puteți introduce porturi de intrare/ieșire pentru modulul creat. Acestea nu sunt obligatorii, putand fi ușor modificate în cod. {{ :tutoriale:proiect-ise:7.jpg?direct&400 |}} * În fereastra următoare este prezentat un sumar al modulului care va fi generat. Apăsați //''Finish''// pentru a crea modulul. {{ :tutoriale:proiect-ise:8.jpg?direct&400 |}} * Inițial, fișierul creat conține numai declarația modulului. {{ :tutoriale:proiect-ise:9.jpg?direct&400 |}}